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A concepção de um de um circuito integrado da especificação ao dispositivo físico pode ser divida em quatro grandes etapas que compreendem: síntese do design, verificação, fabricação e teste. Em relação a estas etapas afirma-se o disposto a seguir.
I. A síntese do design implementa as funcionalidades de entrada e saída da aplicação alvo levando em conta as características do processo de fabricação e dispositivos.
II. A verificação destina-se a apenas a complementar a etapa de teste do dispositivo físico.
III. A etapa teste deve iniciar já na etapa de design com o objetivo de facilitar a sua realização após a fabricação.
Com relação às afirmações acima, pode-se afirmar que:
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Qual é o objetivo de se realizar uma simulação falhas?
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Marque a alternativa em que se identifica corretamente o desvio praticado em relação à norma escrita padrão brasileira:
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O método de medida de IDDq (corrente quiescente total) é mais indicado para diagnosticar falhas do tipo:
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No contexto do fluxo de projeto de um circuito integrado afirma-se o que segue.
I. O resultado da síntese lógica de um sistema digital é um netlist de portas lógicas que implementa a funcionalidade modelada em HDL.
II. O emprego de linguagem HLD Verilog para modelamento de um sistema nos dá um nível de abstração dos detalhes relativos à sua implementação física.
III. Tendo o projeto passado pela análise estática de temporização (STA – static timing analysis ) e pela checagem de equivalência lógica (LEC – logic equivalence checking) durante a síntese lógica não há necessidade de repetir estes passos novamente após o leiaute.
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“Abro esta crônica como uma janela – Bom dia – e nela me debruço para conversar contigo, leitor casual. E nela me debruçarei, se Deus quiser, todas as quintas e domingos, quer chova, quer faça sol. Essa disposição evidentemente não é minha, que preferiria tomar o calor ou a chuva por desculpa para adiar a conversa... Mas a janela está aberta, e o dia balança suas folhas e suas toalhas nesta manhã de Ipanema.” (Ferreira Gullar)
A leitura atenta do excerto acima revela que uma das alternativas abaixo está incorreta. Assinale-a.
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Dentro das possíveis arquiteturas para DFT afirma-se o que segue.
I. Para possibilitar o autoteste integrado (‘built-in self test’) em um sistema, é necessária a presença de um bloco de geração automática de vetores de testes e compactação do resultado de teste com o respectivo mecanismo de analise de assinatura de falha.
II. O emprego de técnicas de boundary scan (JTAG) só é possível em sistemas cuja a técnica de testabilidade é o full scan (escaneamento completo).
III. Em mecanismos de compactação da resposta baseados em Multiple-Input Signature Register (MISR), emprega-se uma topologia baseada em Linear-Feedback-Shift-Register (LSFR) que possibilita a detecção de falhas e o diagnóstico preciso das falhas existentes bem como a reconstrução dos vetores aplicados.
Podemos dizer que:
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Dado o circuito lógico abaixo onde A, B e C são suas entradas primárias e G sua saída primária, qual dos vetores de teste abaixo detectam uma falha do tipo “stuck-at 0” em E.
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O teste de um sistema com 4 entradas necessita um conjunto de vetores de testes conforme mostrados abaixo.
T0 = 0X01
T1 = 1XX1
T2 = X001
T3 = X111
Usando o conceito de compactação dos vetores de teste acima, qual a menor sequência de vetores que surtiria o mesmo efeito na presença de falhas simples?
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Que tipo de falha tipicamente necessita um teste de excesso de atraso?
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