Na figura abaixo, é apresentado o diagrama esquemático de um circuito lógico sequencial constituído apenas por flip-flops JK, comandado por um sinal de clock (CLK) periódico.
![Enunciado 293527-1](/images/concursos/e/6/9/e693d141-958a-c097-b5ac-bb3eb1450022.png)
Considerando-se que o circuito inicia sua operação a partir do estado Y2Y1Y0 = 000, sabe-se que o