O flip-flop gatilhado por borda de descida, assim como o flipflop JK, apresenta uma metade denominada servidor e uma denominada mestre, que permanece transparente à entrada enquanto o sinal de clock tiver valor lógico 1.

Considere que, em um flip-flop tipo JK gatilhado por borda de descida, a saída Q atual tenha o valor lógico 1 e as entradas J e K tenham ambas o valor lógico 1. Nesse caso, após a ocorrência de uma borda de descida no clock, a saída Q permanecerá no valor lógico 1.

O mapa de Karnaugh é útil no processo de obtenção da expressão mínima na forma soma de produtos, mas não, na obtenção da forma mínima produto de somas.

O circuito representado na figura apresentará maior velocidade de comutação se for implementado com portas lógicas CMOS, do que se implementado com portas ECL.

Os símbolos usados na figura indicam que as portas lógicas utilizadas são do tipo coletor aberto.

É possível implementar um circuito que realize uma função lógica equivalente à realizada com o circuito mostrado, usando-se apenas portas NÃO-OU com números de entradas convenientes.

Se a entrada E assumir o valor lógico 1, então, independentemente do valor lógico das demais entradas, o valor lógico da saída x será 0.

Se os valores lógicos das entradas A, B, C, D e E forem, respectivamente, 0, 1, 0, 1 e 0, então, a saída x assumirá o valor lógico 1.

Na figura, a porta lógica indicada por V corresponde a uma porta E.