A figura apresenta um circuito decodificador de 2 entradas e 4 saídas, onde Y1 é o bit mais significativo da entrada. Os sinais D0 a D3 comandam o decodificador, gerando endereços com 8 bits através dos sinais A7 a A0, onde A7 é o bit mais significativo. Considerando que o decodificador esteja habilitado e que o sinal D1 encontra-se em nível lógico 1, os dois possíveis endereços obtidos na saída, em hexadecimal, serão:
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