ENTITY entidade IS
PORT (a, b, c: IN bit;
d, e: OUT bit);
END entidade;
ARCHITECTURE arquitetura OF entidade IS
BEGIN
PROCESS (a, b, c)
BEGIN
IF (c = '1') THEN
d <= a XOR b;
e <= a AND b;
ELSE
d <= '0';
e <= '0';
END PROCESS;
END arquitetura;
O código VHDL mostrado acima descreve a seguinte operação lógica:PORT (a, b, c: IN bit;
d, e: OUT bit);
END entidade;
ARCHITECTURE arquitetura OF entidade IS
BEGIN
PROCESS (a, b, c)
BEGIN
IF (c = '1') THEN
d <= a XOR b;
e <= a AND b;
ELSE
d <= '0';
e <= '0';
END PROCESS;
END arquitetura;
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